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期末试卷B（有答案）
一、选择题
1、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次数至少是（ ）。
A.0 B.1 C.2 D.34
2、采用指令Cache与数据Cache分离的主要目的是（ ）。 A.降低Cache的缺失损失 B.提高Cache的命中率 C.降低CPU平均访存时间 D.减少指令流水线资源冲突
3、计算机中表示地址时，采用（ ）。 A.原码 B.补码 C.移码 D.无符号数
4、并行加法器中，每位全和的形成除与本位相加两数数值位有关外，还与（ ）有 A.低位数值大小 B.低位数的全和 C.高位数值大小 D.低位数送来的进位
5、在原码两位乘中，符号位单独处理，参加操作的数是（ ）。 A.原码 B.绝对值的补码 C.补码 D.绝对值
6、关于同步控制说法正确的是（ ）。 A.采用握手信号
B.由统一时序电路控制的方式
C.允许速度差别较大的设备一起接入工作 D.B和C
7、在下面描述的PCI总线的基本概念中，不正确的表述是（ ）。 A.PCI总线支持即插即用
B.PCI总线可对传输信息进行奇偶校验 C.系统中允许有多条PCI总线 D.PCI设备一定是主设备
8、冯·诺依曼型计算机的设计思想主要有（ ）。 1.存储程序 Ⅱ.二进制表示 Ⅲ.微程序方式 Ⅳ.局部性原理 A. I，Ⅲ B.Ⅱ，Ⅲ C.IⅡ，IⅣ D.I，IⅡ 9、（ ）可区分存储单元中在放的是指令还是数据。 A.存储器 B.运算 C.用户 D.控制器 10、中断响应是在（ ） A.一条指令执行开始 B.一条指令执行中间 C.一条指令执行之术 D.一条指令执行的任何时刻
11、设一个磁盘盘面共有200个磁道，盘面总存储容量60MB，磁盘旋转一周的时问为25ms，每个磁道有8个扇区，各扇区之间有一间隙，磁头通过每个间除需1.25ms。则磁盘通道所需最大传输率是（ ）。
A.10MB/s B.60MB/s C.83.3MB/s D.20MB/s 12、采用同步控制的目的是（ ）。 A.提高执行速度 B.简化控制时序
C.满足不同操作对时间安排的需要 D.满足不同设备对时间安排的需要
13、某计算机采用微程序控制器，共有32条指令，公共的取指令微程序包含2条微指令，各指令对应的微程序平均由4条微指令组成，采用断定法（下地址字，段法）确定下条微指令地址，则微指令中下地址字段的位数至少是（ ）。 A.5 B.6 C.8 D.9
14、某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（ ）。 A.24位 B.26位 C.28位 D.32位
15、假设相对寻址的转移指令占两个字节，第一个字节为操作码，第二个字节为位移量（用补码表示），每当CPU从存储器取出一个字节时，即自动完成（PC）+l-PC。若当前指令地址是3008H，要求转移到300FH，则该转移指令第二个字节的内容应为（ ）；若当前指令地址为300FH，要求转移到3004H，则该转移指令第二字节的内容为（ ）。 A.05H，F2H B.07H，F3 H C.05H，F3H D.07H，F2H
二、填空题
16、计算机软件一般分为两大类：一类叫______,另一类叫______操作系统属于_______类。
17、寻址方式按操作数的物理位置不同，多使用________型和________型，前者比后者执行速度快。
18、按照总线仲裁电路的位置不同，可分为________仲裁和________仲裁。
19、移码表示法主要用于表示浮点数的_______码，以利于比较两个_______数的大小和进行操作。
20、计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用______传送、______传送、______传送。
21、数控机床是计算机在_______方面的应用，邮局把信件自动分练是在计算机_______方面的应用。
22、数组多路通道允许________个设备进行________型操作，数据传送单位是________ 23、指令格式是指令用_______表示的结构形式，通常格式中由操作码字段和_______字段组成。
24、寻址方式按操作数的物理位置不同，多使用_______型和_______型，前者比后者执行速度快。
25、·计算机硬件包括_________、_________、_________适配器，输入/输出设备。
三、名词解释题
26、字：
27、串行传输：
28、调相制PM：
29、SRAM：
四、简答题
30、简要描述外设进行DMA操作的过程及DMA方式的主要优点。
31、CPU主要有哪些基本功能？CPU主要由哪些基本部件构成？
32、Cache做在CPU芯片内有什么好处？将指令Cache和数据Cache分开又有什么好处？
33、CPU 对DMA请求和中断请求的响应时间是否相同？为什么？
五、计算题
34、一个16K×16位的存储器，有lK×4位的DRAM芯片，内部结构由64×64构成，试问：
1）采用异步刷新方式，如果最大刷新间隔为2ms，则相邻两行之间的刷新间隔是多少？
2）如果采用集中刷新方式，则存储器刷新一遍最少用多少个存储周期？设存储器的存储周期为0.5us，“死区”占多少时间？“死时间率”为多少（刷新周期为2ms）？
35、某计算机采用5级指令流水线，如果每级执行时间是2ns，求理想情况下该流水线的加速比和吞吐率。
36、假定硬盘传输数据以32位的字为单位，传输速率为IMB/s。CPU的时钟频率为50MHz
1）采用程序查询的输入/输出方式，假设查询操作需要100个时钟周期，求CPU为I/O查询所花费的时间比率，假定进行足够的查询以避免数据丢失。
2）采用中断方法进行控制，每次传输的开销（包括中断处理）为100个时钟周期。求CPU为传输硬盘数据花费的时间比重。
3）采用DMA控制器进行输入/输出操作，假定DMA的启动操作需要1000个时钟周期，DMA完成时处理中断需要500个时钟周期。如果平均传输的数据长度为4KB，问在硬盘工作时处理器将用多少时间比重进行输入/输出操作，忽略DMA申请使用总线的影响。
六、综合题
37、某16位计算机的主存按字节编码，存取单位为16位；采用16位定长指令字格式：CPU采用单总线结构，主要部分如下图所示。图中R0~R3为通用寄存器：T为暂存器：SR为移位寄存器，可实现直送（mov）、左移一位.（left）和右移一位（right）3种操作，控制信号为SRop，SR的输出由信号SRout控制：ALU可实现
直送A（mova）、A加B（add）、A减B（sub）、A与B（and）、A或B（or）、非A（not）、A加1（inc）7种操作，控制信号为ALUop。请回答下列问题。 1）图中哪些寄存器是程序员可见的？为何要设置暂存器T？ 2）控制信号ALUop和SRop的位数至少各是多少？ 3）控制信号SRout所控制部件的名称或作用是什么？ 4）端点①~⑨中，哪些端点须连接到控制部件的输出端？
5）为完善单总线数据通路，需要在端点①~⑨中相应的端点之间添加必要的连线。写出连线的起点和终点，以正确表示数据的流动方向。 6）为什么二路选择器MUX的一个输入端是2？
38、假定在一个8位字长的计算机中运行如下类C程序段：
unsigned int x=134； unsigned int y=246； int m=x； int n=y；
unsigned int z1=x-y； unsigned int z2=x+y； int kl=m-n； int k2=m+n；
若编译器编译时将8个8位寄存器R1~R8分别分配至变量x、y、m、n、zl、z2、kl和k2，则回答下列问题（提示：带符号整数用补码表示）：
1）执行上述程序段后，寄存器R1，R5和R6的内容分别是什么（用十六进制表示）？
2）执行上述程序段后，变量m和k1的值分别是多少（用十进制表示）？ 3）上述程序段涉及带符号整数加/减、无符号整数加/减运算，这4种运算能否利用同一个加法器及辅助电路实现？简述理由。
4）计算机内部如何判断带符号整数加/减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生溢出？
39、假设某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线的宽度为32位。请回答以下问题：
1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？ 2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁盘时DMA传送采用周期挪用的方式，磁盘I/O接口的数据缓冲寄存器为32位，则磁盘1/0接口平均每秒发出的DMA请求次数至少是多少？
3）CPU 和DMA控制器同时要求使用总线传输数据时，哪个优先级更高？为什么？ 4）为了提高性能，主存采用4体低位交叉存储模式，工作时每1/4个存储周期启动1个体，若每个体的存储周期为50ns，则该主存能够提供的最大带宽是多少？
参考答案
一、选择题
1、B 2、D 3、D 4、D 5、B 6、B 7、D 8、D 9、D 10、C 11、D 12、B 13、C 14、A 15、C
二、填空题
16、系统软件 应用软件 系统软件 17、RR RS
18、集中式 分布式 19、阶码 指 对阶 20、并行 串行 复用 21、自动控制 人工智能 22、1（单） 传输 数据块 23、二进制代码 地址码 24、RR RS
25、运算器 存储器 控制器
三、名词解释题
26、字：
数据运算和存储的单位，其位数取决于具体的计算机。 27、串行传输：
是指数据的传输在一条线路上按位进行。（只需一条数据传输线，线路的成本低，适合于长距离的数据传输） 28、调相制PM：
一种磁盘信息记录方式，在一个磁化元的中间位置，利用电流相位的变化进行写1或写0。 29、SRAM：
静态随机访问存储器，采用双稳态电路存储信息。
四、简答题
30、答：（1）外设发出DMA请求；（2）CPU响应请求，DMA控制器从CPU接管总线的控制；（3）由DMA控制器执行数据传送操作；（4）向CPU报告DMA操作结束。主要优点是数据数据速度快
31、答：（1）主要由控制器，运算器两部分组成（2）指令控制、操作控制、数据运算、异常处理和中断；
32、答：Cache做在CPU芯片内主要有下面几个好处：
1）可提高外部总线的利用率。因为Cache在CPU芯片内，CPU访问Cache时不必占用外部总线。
2）Cache不占用外部总线就意味着外部总线可更多地支持I/0设备与主存的信息传输，增强了系统的整体效率。
3）可提高存取速度。因为Cache与CPU之间的数据通路大大缩短，故存取速度得以提高。
将指令Cache和数据Cache分开有如下好处：
1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。 2）指令Cache可用ROM实现，以提高指令存取的可靠性。
3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位）。
33、答：CPU对DMA请求和中断请求的响应时间不相同，因为两种方式的交换速度相差很大，因此CPU必须以更短的时间间隔查询并响应DMA请求（一个存取周期末）。
五、计算题
34、解析：不论采用何种刷新方式，刷新都是从单个芯片的存储容量着手。 1）采用异步刷新方式，在2ms时间内把芯片的64行刷新一遍，相邻两行之间的刷新间隔=2ms/64=31.25𝜇s，可取的刷新间隔为31𝜇s。
2）如果采用集中刷新方式，则存储器刷新一遍最少用64个存储周期，因为存储器的存储周期为0.5𝜇s，则“死区”=0.5𝜇s×64=32𝜇s，“死时间率”=32𝜇s/2000𝜇s×100%=l.6%。
35、44.解析：流水线的加速比指采用流水线技术时指令的执行速度与等效的不采用流水线技术的指令执行速度之比，理想情况加速比等于流水线的级数。吞吐率指每秒钟能处理的指令数量。本题中计算机采用5级指令流水线，所以理想情况下加速比等于5。现在每完成一条指令的时间是2ns，则最大吞吐率等于1/2ns=5×108。
36、解析：本题考查计算机的性能指标和I/O方式。先计算每次传输过程的平均时间，然后根据程序查询、中断和DMA方式的特点计算外设I/O的时间占整个CPU时间的百分比。
1）采用程序查询的输入/输出方式，硬盘查询的速率为1MB/4B=250k（每秒查询次数）。
查询的时钟周期数为250k×100=25 000k. 占用的CPU时间比率为25 000k/50M=50%。
2）采用中断方法进行控制，每传送一个字需要的时问为（32bit/8）÷1MB/s=4𝜇s.
CPU 时钟周期为1/50MHz=0.02μs. 得到时间比重为100×0.02/4=50%。
3）采用DMA控制器进行输入/输出操作，平均传输的数据长度为4KB.传送的时间为4KB÷1MB/s=4ms在DMA传输的过程中，CPU不需要进行操作，所以CPU为传输硬盘数据花费的时间比重为0.02×1500/（4000+0.02×1 500）=0.74%.
六、综合题
37、解析
1）程序员可见寄存器为通用寄存器（R0~R3）和PC.因为采用了单总线结构，因此.若无暂存器T，则ALU的A、B端口会同时获得两个相同的数据，使数据通路不能正常工作。
2）ALU共有7种操作，故其操作控制信号ALUop至少需要3位；移位寄存器有3种操作，其操作控制信号SRop至少需要2位。
3）信号SRout所控制的部件是一个三态门，用于控制移位器与总线之间数据通路的连接与断开。
4）端口①、②、③、⑤、⑧须连接到控制部件输出端。 5）连线1，⑥→⑨：连线2，①④。
6）因为每条指令的长度为16位，按字节编址，所以每条指令占用2个内存单元，顺序执行时，下条指令地址为（PC）+2.MUX的一个输入端为2，可便于执行（PC）+2操作。
38、解析：
1）寄存器R1存储的是134，转换成二进制为10000110B，即86H。寄存器R5存储的是x-y的内容，x-y=-112，转换成二进制为10010000B，即90H。寄存器R6存储的是x+y的内容，x+y=380，转换成二进制为101111100B（前面的进位含弃），即7CH。由于计算机字长为8位，因此无符号整数能表示的范围为0～255，而x+y=380，故溢出。
2）m二进制表示为10000110B，由于m是int型，因此最高位为符号位，可以得出m的原码为11111010（对10000110除符号位取反加1），即-122。同理，n的二进制表示为11110110B，故n的原码为10001010，转成十进制为-10。因此，k1=-122-（-10）=-112。
3）参考答案：可以利用同一个加法器及辅助电路实现。因为无符号整数和有符号整数都是以补码形式存储，所以运算规则都是一样的。但有一点需要考虑，由于无符号整数和有符号整数的表示范围是不一样的，因此需要设置不一样的溢出电路。
4）至于内部如何判断溢出，可参考前面的总结。带符号整数只有k2会发生溢出。分析：8位带符号整数的补码取值范围为-128~+127，而k2-m+n=-122-10--132，超出范围。而kl=-112，在范围-128~+127之内。
39、解析：1）题目告知CPU的主频为80MHz，表示每秒包含80M个时钟周期。而CPI为4表明执行一条指令需要4个时钟周期，所以CPU平均每秒可以执行的指令数=80M/4=20M。由于MIPS的含义是每秒可执行百万条指令数，而“M”代表的就是106，即百万，因此MIPS为20。
由于平均每条指令访存1.5次，因此每秒平均访存次数为20M×1.5次=30M次，而 Cache的命中率为99%，所以访问30M次Cache不命中的次数为30M×（1-99%）=300K次。当Cache缺失时，CPU访问主存，主存与Cache之间以块为单位传送数据，块大小为16B，所以每秒CPU与主存需要交换数据的大小为16B×300K/s=4.8MB/s。所以，在不考虑DMA传送的情况下，主存带宽至少要达到4.8MB/s才能满足CPU的访存要求。
2）由于每秒平均需要访问主存300K次，而缺页率为0.0005%，因此平均每秒“缺页”异常次数=300K×0.0005%=1.5次。由于存储器总线带宽为32位，因此每传送32位数据，磁盘控制器就发出一次DMA请求，这样平均每秒磁盘DMA请求的次数至少为1.5次×4KB/4B=1.5K次=1536次。
3）CPU 和DMA控制器同时要求使用存储器总线时，DMA请求优先级更高，因为若DMA请求得不到及时响应，I/O传输数据就可能会丢失。
4）当采用4体低位交叉存储模式时，每1/4周期的时间内就可以传送4B数据。若每个体的存储周期为50ns，则4体低位交叉存储器模式能提供的最大带宽=4B/（50ns/4）=320MB/s.
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