十六进制7段数码显示译码器设计

课 程 FPGA

题 目 班 级 专 业 学 生

学 号 1214020227

软件学院

实验报告

十六进制7段数码显示译码器设计 集成12-2班

集成电路设计与集成系统

2014年 10 月8日

实验一 十六进制7段数码显示译码器设计

实验目的：

1.熟悉硬件逻辑电路的一般设计和测试流程; 2.嵌入式逻辑分析仪使用方法;

实验内容及步骤：

1.用Verilog HDL设计1位7段数码管的显示译码电路，

能够显示0~f。显示数字由SW3~SW0设定；

2.使用嵌入式逻辑分析仪进行仿真；

3.将实验程序下载到DE2运行。

实验程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY FREQ IS PORT(

clk_lk: IN STD_LOGIC;

SW: IN STD_LOGIC_VECTOR(3 DOWNTO 0); seg: out STD_LOGIC_VECTOR(6 DOWNTO 0) );

END ENTITY;

ARCHITECTURE one OF FREQ IS

SIGNAL seg_r: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

seg<=seg_r(6 DOWNTO 0); PROCESS(clk_lk) BEGIN CASE SW IS

WHEN X\"0\"=>seg_r<=X\"c0\"; WHEN X\"1\"=>seg_r<=X\"f9\";

WHEN X\"2\"=>seg_r<=X\"a4\"; WHEN X\"3\"=>seg_r<=X\"b0\"; WHEN X\"4\"=>seg_r<=X\"99\"; WHEN X\"5\"=>seg_r<=X\"92\"; WHEN X\"6\"=>seg_r<=X\"82\"; WHEN X\"7\"=>seg_r<=X\"f8\"; WHEN X\"8\"=>seg_r<=X\"80\"; WHEN X\"9\"=>seg_r<=X\"90\"; WHEN X\"a\"=>seg_r<=X\"88\"; WHEN X\"b\"=>seg_r<=X\"83\"; WHEN X\"c\"=>seg_r<=X\"c6\"; WHEN X\"d\"=>seg_r<=X\"a1\"; WHEN X\"e\"=>seg_r<=X\"86\"; WHEN X\"f\"=>seg_r<=X\"8e\"; END CASE; END PROCESS; END;

实

验

果

结

：